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Implementação de um processador capaz de executar um
subconjunto de instruções da arquitetura MIPS: MIPS_V0

As instruções com suporte de execução neste processador
são apenas:
ADDU, SUBU, AND, OR, XOR, NOR, LW, SW e ORI
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1) Esta implementação é do tipo monociclo, ou seja, 
cada instrução é executada em exatamente um ciclo de
relógio. O processador é sensível exclusivamente 
à borda de subida do clock externo.

2) O único registrador de controle é o PC. Não há
registrador de instrução ou de controle de acesso
à memória.

3) O Bloco de Controle é puramente combinacional e
depende apenas do valor instantâneo da linha
"instruction", saída da Memória de Instruções.

4) As memórias externas (Memória de Instruções e
Memória de Dados) são assíncronas e respondem
de forma imediata a qualquer comando externo. A
organização é do tipo Harvard (memórias separadas
para instruções e dados). 

5) CUIDADO! A primeira borda de subida depois de
desativado o sinal de "reset" provoca a execução da
primeira instrução, e assim por diante.